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POWER5

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The Power5 dual core architecture used for this benchmark yielded some rather impressive results .

用于该基准的 Power5 双核心架构产生了令人印象深刻的结果。

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On servers featuring the POWER5 processor , up to 10 logical partitions can be configured per processor .

在那些采用了 POWER5 处理器的服务器上，每个处理器都可以定义成 10 个逻辑分区。

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This set of hardware is currently being expanded with introduction of POWER5-based systems in pSeries lines of IBM e-server products .

这组硬件现在正在通过在 IBM 的 e-server 产品的 pSeries 产品线中引入基于 POWER5 的系统不断进行扩展。

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The POWER5 architecture is an enhancement of the POWER4 architecture , but maintains binary and structural compatibility .

POWER5 体系结构是对 POWER4 体系结构的改进，但是保持了二进制与结构的兼容性。

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These compilers have added flags that take advantage of POWER5 optimizations , mentioned previously in this paper .

这些编译器已经增加了可以利用 POWER5 优化的标记，方法如本文前面所述。

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From POWER5 onwards , the hypervisor might forcibly steal cycles from the dedicated partition to do hypervisor work .

从 POWER5 开始，Hypervisor 可以从专用的分区强制地窃取周期以进行 Hypervisor 的工作。

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The POWER5 architecture features the Simultaneous Multi-Threading technology .

POWER5 体系结构的特色之一是同步多线程技术。

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Virtual storage allows multiple partitions within a POWER5-based system to share storage .

虚拟磁盘使得基于 POWER5 的系统中的多个分区可以共享存储器。

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SMT is supported on the POWER5 processor and greatly enhances the performance of heavily multi-threaded applications .

SMT 得到了 POWER5 架构的支持，极大地提高了重量级多线程应用程序的性能。

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However , if the servers in Figure 3 were 2 socket Power5+-based dual core servers, the total PVU rating for each server would be 400 PVUs.

但是，如果图 3 中的服务器是 2 插槽基于 Power5+的双核服务器，那么这些服务器的总 VU 级别就是 400 。

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This emphasis was recognized and Simultaneous Multi-Threading was introduced in POWER5 systems .

这一点是广为认可的，因此在 POWER5 系统中引入了同步多线程。

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Hence , the PUR register , introduced in POWER5, stores the actual cycles consumed by each virtual processor .

因此，在 POWER5 中引入了 PUR 寄存器，用于存储各个虚拟处理器实际使用的周期。

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Exclusive to the POWER5 architecture , the concept of SMT is that no single process uses all the processor execution units at the same time .

除 POWER5 体系结构之外，SMT 的概念还基于在同一时间内任何单个线程都不能使用所有的处理器执行单元。

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You can use the output of uname -F and uname -f to positively identify any POWER5 processor-based machine or partition .

您可以使用 uname-F 和 uname-f 的输出来确定任何基于 POWER5 处理器的计算机或分区。

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Perhaps in your next project , you 'll consider tapping the full resources of the POWER5 chip by using its assembly language!

在您的下一个项目中，您就可以考虑通过使用汇编语言来充分利用 POWER5 芯片所提供的全部资源。

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The POWER5 chip has been designed for very high frequency operations of up to 2. 0 GHz.

POWER5 芯片设计用于非常高频率的操作，最高可达 2 .

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In this case, the metrics of POWER5 are grouped into "cpi_breakdown" and "performance . "

在这里，POWER5 的指标分组为 “cpi_breakdown ”和 “performance ”。

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Improvements have been made from version 3 . 2 to 3. 3, including POWER5 processor-specific optimizations to its C compiler, gcc.

相对于版本 3.2 ，版本 3.3 已经得到了改进，包括对它的 C 编译器（gcc ）的特定于 POWER5 处理器的优化。

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In POWER5, you can have a maximum of two Simultaneous Multi-Threading threads per processor .

在 POWER5 中，对于每个处理器，您最多可以拥有两个同步多线程的线程。

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POWER5 - The latest currently available POWER chip .

POWER5-当前最新的可用的 POWER 芯片。

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The POWER5 design implements two-way SMT on each of the chip's cores.

POWER5 设计可在每个芯片内核上实现双向 SMT 。

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A single eServer p5 server can support multiple logical partitions (LPARs) simultaneously from the POWER5 architecture .

采用 POWER5 体系结构，一台 eServerp5 服务器可以同时支持多个逻辑分区（LPAR ）。

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c = CPU Details your physical CPU use -- if you are on a POWER5 with AIX 5. 3 and in a shared CPU environment .

c=CPU 如果您在 POWER5 上使用 AIX5.3 ，并且处于共享 CPU 环境中，那么该特性可以提供关于物理 CPU 使用的详细信息。

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In 2008 , UPMC migrated over 400 LPARs from POWER5- to POWER6-based servers , each taking less than one hour of downtime.

在 2008年，UPMC 把 400 个 LPAR 从基于 POWER5 的服务器迁移到了基于 POWER6 的服务器，每次迁移需要不到一小时的停机时间。

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On POWER5 chips , there are two hardware threads on each processor .

在 POWER5 芯片中，每个处理器中有两个硬件线程。

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This article discusses my experiences when upgrading a POWER5 595 to a new POWER6 595.

本文介绍我从 POWER5595 升级到新的 POWER6595 时的经历。

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